MicroSPARC-II
Эффективная с точки зрения
стоимости конструкция не может
полагаться только на увеличение
тактовой частоты. Экономические
соображения заставляют принимать
решения, основой которых является
массовая технология. Системы microSPARC
обеспечивают высокую
производительность при умеренной
тактовой частоте путем оптимизации
среднего количества команд,
выполняемых за один такт. Это
ставит вопросы эффективного
управления конвейером и иерархией
памяти. Среднее время обращения к
памяти должно сокращаться, либо
должно возрастать среднее
количество команд, выдаваемых для
выполнения в каждом такте,
увеличивая производительность на
основе компромиссов в конструкции
процессора.
Рис. 6.5. Блок-схема
процессора micro Sparc-II
MicroSPARC-II (рисунок 6.5) является одним
из сравнительно недавно
появившихся процессоров семейства
SPARC. Основное его назначение -
однопроцессорные низкостоимостные
системы. Он представляет собой
высокоинтегрированную микросхему,
содержащую целочисленное
устройство, устройство управления
памятью, устройство плавающей
точки, раздельную кэш-память команд
и данных, контроллер управления
микросхемами динамической памяти и
контроллер шины SBus.
Основными свойствами
целочисленного устройства microSPARC-II
являются:
- пятиступенчатый конвейер
команд;
- предварительная обработка
команд переходов;
- поддержка потокового режима
работы кэш-памяти команд и
данных;
- регистровый файл емкостью 136
регистров (8 регистровых окон);
- интерфейс с устройством
плавающей точки;
- предварительная выборка
команд с очередью на четыре
команды.
Целочисленное устройство
использует пятиступенчатый
конвейер команд с одновременным
запуском до двух команд. Устройство
плавающей точки обеспечивает
выполнение операций в соответствии
со стандартом IEEE 754.
Устройство управления памятью
выполняет четыре основных функции.
Во-первых, оно обеспечивает
формирование и преобразование
виртуального адреса в физический.
Эта функция реализуется с помощью
ассоциативного буфера TLB. Кроме
того, устройство управления
памятью реализует механизмы защиты
памяти. И, наконец, оно выполняет
арбитраж обращений к памяти со
стороны ввода/вывода, кэша данных,
кэша команд и TLB.
Процессор microSPARC II имеет 64-битовую
шину данных для связи с памятью и
поддерживает оперативную память
емкостью до 256 Мбайт. В процессоре
интегрирован контроллер шины SBus,
обеспечивающий эффективную с точки
зрения стоимости реализацию
ввода/вывода.
[Предыдущая глава]
[Оглавление] [Следующая
глава]
| 
